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Articles de revues et ouvrages - 2015 et 2014

15 Publications trouvées pour cette recherche

On the optimality and practicability of mutual information analysis in some scenarios

Cryptography and Communications — Discrete Structures, Boolean Functions and Sequences, Janvier 2018, vol. 10, n° 1, pp. 102-121

Auteur(s) : E. de Chérisey, S. Guilley, O. Rioul et A. Heuser

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Exploring Hybrid STT-MTJ/CMOS Energy Solution in Near/Sub-Threshold Regime

IEEE Transactions on Magnetics, Décembre 2017.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Optimal Asymmetrical Back Plane Biasing for Energy Efficient Digital Circuits in 28 nm UTBB FD-SOI

Integration, the VLSI Journal, Décembre 2017.

Auteur(s) : F. Veirano, L. Alves de Barros Naviner et F. Silveira

Optimum NMOS/PMOS Imbalance for Energy Efficient Digital Circuits

IEEE Transactions on Circuits and Systems I: Regular Papers, Décembre 2017.

Auteur(s) : F. Veirano, L. Alves de Barros Naviner et F. Silveira

Robust Ultra-Low Power Non-Volatile Logic-in-Memory Circuits in FD-SOI Technology

IEEE Transactions on Circuits and Systems I: Regular Papers, Décembre 2017.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

A Generic Table Recomputation-Based Higher-Order Masking

T-CAD, Décembre 2017

Auteur(s) : M. Tang, Z. Qiu, Z. Guo, Y. Mu, X. Huang et J.-L. Danger

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Optimal Side-Channel Attacks for Multivariate Leakages and Multiple Models

Journal of Cryptographic Engineering, Novembre 2017, vol. 7, n° 4, pp. 331-341.

Auteur(s) : N. Bruneau, S. Guilley, A. Heuser, D. Marion et O. Rioul

Analysis of Ageing effects on ARTIX7 XILINX FPGA (article) Author

Microelectronics Reliabilit Journal, Octobre 2017.

Auteur(s) : M. Slimani, K. Benkalaia et L. Alves de Barros Naviner

Stochastic Collision Attack

IEEE Transactions on Information Forensics & Security, Septembre 2017, vol. 12, n° 9, pp. 2090-2104

Auteur(s) : N. Bruneau, C. Carlet, S. Guilley, A. Heuser, E. Prouff et O. Rioul

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High Performance MRAM with Spin-Transfer-Torque and Voltage-Controlled Magnetic Anisotropy Effects

Applied Science, Septembre 2017, vol. 7, n° 9, pp. 929

Auteur(s) : H. Cai, W. Kang, Y. Wang, L. Alves de Barros Naviner, J. Yang et W. Zhao

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PFD - A Flexible Higher-Order Masking Scheme

IEEE transactions on CAD, Août 2017, vol. 36

Auteur(s) : M. Tang, Z. Gou, A. Heuser, Y. Ren, J. Li et J.-L. Danger

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A Non-Monte-Carlo Methodology for Variability Analysis of Magnetic Tunnel Junction-Based Circuits

IEEE Transactions on Magnetics, Mars 2017, vol. 53, n° 3, pp. 1-6

Auteur(s) : Y. Wang, H. Cai, L. Alves de Barros Naviner et W. Zhao

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Cryptographically Secure Shield for Security IPs Protection

IEEE Transcation on Computers, Février 2017, vol. 66, n° 2.

Auteur(s) : X.-Th. Ngo, J.-L. Danger, S. Guilley, T. Graba, Y. Mathieu, Z. Najm et S. Bhasin

Failure Analysis in Magnetic Tunnel Junction Nanopillar with Interfacial Perpendicular Magnetic Anisotropy

Materials Science Journal, Janvier 2017, vol. 9, n° 41, pp. 1-17.

Auteur(s) : W. Zhao, Y. Wang et L. Alves de Barros Naviner

Privacy-preserving distance computation for IrisCodes

Institution of Engineering and Technology, 2017, pp. 341-358

Auteur(s) : J. Bringer, H. Chabanne et C. Morel, in

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Colloques - 2015 et 2014

23 Publications trouvées pour cette recherche

Optimum NMOS/PMOS Imbalance for Energy Efficient Digital Circuits

To appear in Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), Florence, Italy, Mai 2018.

Auteur(s) : F. Veirano, F. Silveira et L. A. B. Naviner

Enabling Resilient Voltage-Controlled MeRAM Using Write Assist Techniques

To appear in Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), Florence, Italy, Mai 2018.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner, J. Yang, W. Kang et W. Zhao

Design Space Exploration of Magnetic Tunnel Junction based Stochastic Computing in Deep Learning

To appear in Proceedings of ACM Great Lakes Symposium on VLSI (GLSVLSI), Chicago, Illinois, USA, Mai 2018, pp. 23-25.

Auteur(s) : Y. Wang, Y. Zhang, Z. Youguang, W. Zhao, H. Cai et L. A. B. Naviner

Probability Aware Fault-Injection Approach for SER Estimation

Proceedings of IEEE Latin American Test Symposium (LATS), São Paulo, SP, Brazil, Mars 2018.

Auteur(s) : F. B. Armelin, L. Alves de Barros Naviner et R. d'Amore

Using FPGA self-produced transients to emulate SETs for SER estimation

Proceedings of IEEE Latin American Test Symposium (LATS), São Paulo, SP, Brazil, Mars 2018.

Auteur(s) : F. B. Armelin, L. Alves de Barros Naviner et R. d'Amore

Analyzing security breaches of countermeasures throughout the refinement process in hardware design flow

DATE, Lausanne, Décembre 2017

Auteur(s) : J.-L. Danger, S. Guilley, Ph. Nguyen, R. Nguyen et Y. Souissi

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Analysis of Ageing effects on ARTIX7 XILINX FPGA

European Symposium on Reliability of Electron Devices, Failure Physics and Analysis (ESREF), Bordeaux, France, Septembre 2017.

Auteur(s) : M. Slimani, K. Benkalaia et L. Alves de Barros Naviner

Sparsity Analysis using a Mixed Approach with Greedy and LS Algorithms on Channel Estimation

International Conference on Frontiers of Signal Processing (ICFSP), Paris, France, Septembre 2017.

Auteur(s) : N. Maciel, E. Crespo Marques et L. Alves de Barros Naviner

Secure Silicon: Towards Virtual Prototyping

EMC Europe 2017, Angers, France, Septembre 2017

Auteur(s) : L. Sauvage, S. Takarabt, Y. Souissi et N. Homma

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Sparsity Analysis using a Mixed Approach with Greedy and LS Algorithms on Channel Estimation

3rd International Conference on Frontiers of Signal Processing (ICFSP 2017), Paris, France, Septembre 2017.

Auteur(s) : N. Maciel, E. Crespo Marques et L. Alves de Barros Naviner

Transforming face-to-face identity proofing into anonymous digital identity using the Bitcoin blockchain

PST2017 - International Conference on Privacy, Security and Trust, Calgary, Canada, Août 2017, pp. 10

Auteur(s) : D. Augot, H. Chabanne, O. Clémot et W. George

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Stochastic side-channel leakage analysis via orthonormal decomposition

Int. Conf. Information Technology and Communications Security (SECITC 2017), Bucharest, Romania, Juin 2017

Auteur(s) : S. Guilley, A. Heuser, T. Ming et O. Rioul

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Formalism to assess the entropy and reliability of the loop-PUF

15th International Workshop on Cryptographic Architectures Embedded in Reconfigurable Devices (CryptArchi 2017), Smolenice, Slovakia, Juin 2017.

Auteur(s) : J.-L. Danger, O. Rioul, S. Guilley et A. Schaub

A 2.5ns-Latency 0.39pJ/b 289µm2/Gb/s Ultra-Light-Weight PRINCE Cryptographic Processor

Symposium on VLSI Circuits, Kyoto, Japan, Juin 2017, vol. Digest of Technical Papers, pp. C266-C267.

Auteur(s) : N. Miura, K. Matsuda, K. Myszkowski, M. Nagata, S. Bhasin, V. Yli-Mayry, N. Homma, Y. Mathieu, T. Graba et J.-L. Danger

Novel Pulsed-Latch Replacement in Non-Volatile Flip-Flop Core

VLSI (ISVLSI), 2017 IEEE Computer Society Annual Symposium on, Bochum, Germany, Juin 2017.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Energy Efficient Magnetic Tunnel Junction Based Hybrid LSI Using Multi-Threshold UTBB-FD-SOI Device

Great Lakes Symposium on VLSI 2017 (GLSVLSI 17), Banff, Canada, Mai 2017.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Impact of the switching activity on the aging of delay-PUFs

ETS, Limassol, Mai 2017

Auteur(s) : N. Karimi, J.-L. Danger, F. Lozac'h et S. Guilley

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Codes for side-channel attacks and protections

2nd Int. Conf. on Codes, Cryptology and Information Security, in honor of Claude Carlet, Rabat, Marocco, Avril 2017, vol. 10194

Auteur(s) : S. Guilley, A. Heuser et O. Rioul

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Asymmetrical Length Biasing for Energy Efficient Digital Circuits

IEEE Latin American Symposium on Circuits and Systems, Bariloche, Argentina, Février 2017.

Auteur(s) : F. Veirano, L. Alves de Barros Naviner et F. Silveira

Practical metrics for evaluation of fault-tolerant logic design

IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering , Saint Petersbourgh, Russia, Février 2017, pp. 569-573.

Auteur(s) : A. Stempkovskiy, D. Telpukhov, R. Solovyev, E. Balaka et L. Alves de Barros Naviner

Cache Timing Attacks from The SoCFPGA Coherency Port (Abstract Only)

Proceedings of the 2017 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, FPGA 2017, Monterey, CA, USA, February 22-24, 2017, Février 2017, pp. 295--296.

Auteur(s) : S. Chaudhuri

A User-Centric System for Verified Identities on the Bitcoin Blockchain

Data Privacy Management, Cryptocurrencies and Blockchain Technology - ESORICS 2017 International Workshops, DPM 2017 and CBT 2017, Oslo, Norway, September 14-15, 2017, Proceedings, 2017, pp. 390--407

Auteur(s) : D. Augot, H. Chabanne, Th. Chenevier, W. George et L. Lambert

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Verifiable Document Redacting

Computer Security - ESORICS 2017 - 22nd European Symposium on Research in Computer Security, Oslo, Norway, September 11-15, 2017, Proceedings, Part I, 2017, pp. 334--351

Auteur(s) : H. Chabanne, R. Hugel et J. Keuffer

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Thèses et HDR - 2015 et 2014

1 Publication trouvée pour cette recherche

Reliability Analysis of Spintronic Device Based Logic and Memory

Télécom ParisTech, Février 2017, n° 2017-ENST-0005.

Auteur(s) : Y. Wang

Brevets - 2015 et 2014

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Autres - 2015 et 2014

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