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Articles de revues et ouvrages - 2015 et 2014

25 Publications trouvées pour cette recherche

Exploring Hybrid STT-MTJ/CMOS Energy Solution in Near/Sub-Threshold Regime

IEEE Transactions on Magnetics, Décembre 2017.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Optimal Asymmetrical Back Plane Biasing for Energy Efficient Digital Circuits in 28 nm UTBB FD-SOI

Integration, the VLSI Journal, Décembre 2017.

Auteur(s) : F. Veirano, L. Alves de Barros Naviner et F. Silveira

Optimum NMOS/PMOS Imbalance for Energy Efficient Digital Circuits

IEEE Transactions on Circuits and Systems I: Regular Papers, Décembre 2017.

Auteur(s) : F. Veirano, L. Alves de Barros Naviner et F. Silveira

Robust Ultra-Low Power Non-Volatile Logic-in-Memory Circuits in FD-SOI Technology

IEEE Transactions on Circuits and Systems I: Regular Papers, Décembre 2017.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Analysis of Ageing effects on ARTIX7 XILINX FPGA (article) Author

Microelectronics Reliabilit Journal, Octobre 2017.

Auteur(s) : M. Slimani, K. Benkalaia et L. Alves de Barros Naviner

Stochastic Collision Attack

IEEE Transactions on Information Forensics & Security, Septembre 2017, vol. 12, n° 9, pp. 2090-2104

Auteur(s) : N. Bruneau, C. Carlet, S. Guilley, A. Heuser, E. Prouff et O. Rioul

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High Performance MRAM with Spin-Transfer-Torque and Voltage-Controlled Magnetic Anisotropy Effects

Applied Science, Septembre 2017, vol. 7, n° 9, pp. 929

Auteur(s) : H. Cai, W. Kang, Y. Wang, L. Alves de Barros Naviner, J. Yang et W. Zhao

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On the optimality and practicability of mutual information analysis in some scenarios

ryptography and Communications — Discrete Structures, Boolean Functions and Sequences, Août 2017.

Auteur(s) : E. de Chérisey, S. Guilley, O. Rioul et A. Heuser

PFD - A Flexible Higher-Order Masking Scheme

IEEE transactions on CAD, Août 2017, vol. 36

Auteur(s) : M. Tang, Z. Gou, A. Heuser, Y. Ren, J. Li et J.-L. Danger

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A Non-Monte-Carlo Methodology for Variability Analysis of Magnetic Tunnel Junction-Based Circuits

IEEE Transactions on Magnetics, Mars 2017, vol. 53, n° 3, pp. 1-6

Auteur(s) : Y. Wang, H. Cai, L. Alves de Barros Naviner et W. Zhao

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Cryptographically Secure Shield for Security IPs Protection

IEEE Transcation on Computers, Février 2017, vol. 66, n° 2.

Auteur(s) : X.-Th. Ngo, J.-L. Danger, S. Guilley, T. Graba, Y. Mathieu, Z. Najm et S. Bhasin

Failure Analysis in Magnetic Tunnel Junction Nanopillar with Interfacial Perpendicular Magnetic Anisotropy

Materials Science Journal, Janvier 2017, vol. 9, n° 41, pp. 1-17.

Auteur(s) : W. Zhao, Y. Wang et L. Alves de Barros Naviner

Minimum Operating Voltage Due to Intrinsic Noise in Subthreshold Digital Logic in Nanoscale CMOS

Journal of Low Power Electronics, Décembre 2016, vol. 12, pp. 74-81.

Auteur(s) : F. Veirano, F. Silveira et L. Alves de Barros Naviner

Robust Ultra-Low Power Non-Volatile Logic-in-Memory Circuits in FD-SOI Technology

IEEE Transactions on Circuits and Systems I: Regular Papers, Novembre 2016, vol. 64.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

A process-variation-resilient methodology of circuit design by using asymmetrical forward body bias in 28 nm FDSOI

Microelectronics Reliability, Septembre 2016

Auteur(s) : Y. Wang, H. Cai, L. A. B. Naviner, W. Zhao, Y. Zhang, J.-O. Klein, X. Zhao et M. Slimani

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Breakdown Analysis of Magnetic Flip-flop With 28nm UTBB FDSOI Technology

IEEE Transactions on Device and Materials Reliability, Septembre 2016, vol. 16, n° 3, pp. 376-383.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Efficient reliability evaluation methodologies for combinational circuits

Microelectronics Reliability, Septembre 2016, vol. 64.

Auteur(s) : H. Cai, K. Liu, L. Alves de Barros Naviner, Y. Wang, M. Slimani et J.-F. Naviner

Method taking into account process dispersion to detect hardware Trojan Horse by side-channel analysis

JCEN, Septembre 2016

Auteur(s) : X.-Th. Ngo, Z. Najm, S. Bhasin, S. Guilley et J.-L. Danger

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Multi-Valued Routing Tracks for FPGAs in 28nm FDSOI Technology

arXiv.org, Septembre 2016

Auteur(s) : S. Chaudhuri, T. Graba et Y. Mathieu

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Low Power Magnetic Flip-Flop Optimization With FDSOI Technology Boost

IEEE Transactions on Magnetics, Août 2016, vol. 52, n° 8, pp. 1-7.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Reliability analysis of hybrid spin transfer torque magnetic tunnel junction/CMOS majority voters

Microelectronics Reliability, Juillet 2016, vol. C, n° 64, pp. 48-53.

Auteur(s) : M. Slimani, L. Alves de Barros Naviner, Y. Wang et H. Cai

Improving the Big Mac Attack on Elliptic Curve Cryptography

LNCS : The new codebreakers, Mai 2016, vol. 9100, pp. 374-386

Auteur(s) : J.-L. Danger, S. Guilley, Ph. Hoogvorst, C. Murdica et D. Naccache

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Hardware-Enforced Protection Against Buffer Overflow Using Masked Program Counter

LNCS: the new codebreakers, Mai 2016, n° 9100, pp. 439-454

Auteur(s) : J.-L. Danger, S. Guilley, Th. Porteboeuf, F. Praden et M. Timbert

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Compact Model of Dielectric Breakdown in Spin Transfer Torque Magnetic Tunnel Junction

IEEE Transactions on Electron Devices, Avril 2016, vol. 63, n° 4, pp. 1762-1767

Auteur(s) : Y. Wang, H. Cai, L. A. B. Naviner, Y. Zhang, X. Zhao, E. Y. Deng, J.-O. Klein et W. Zhao

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Reliable majority voter based on spin transfer torque magnetic tunnel junction device

IEEE Electronics Letters, Janvier 2016, vol. 52, n° 1, pp. 47-49.

Auteur(s) : P. Butzen, M. Slimani, Y. Wang, H. Cai et L. Alves de Barros Naviner

Colloques - 2015 et 2014

23 Publications trouvées pour cette recherche

Analysis of Ageing effects on ARTIX7 XILINX FPGA

European Symposium on Reliability of Electron Devices, Failure Physics and Analysis (ESREF), Bordeaux, France, Septembre 2017.

Auteur(s) : M. Slimani, K. Benkalaia et L. Alves de Barros Naviner

Sparsity Analysis using a Mixed Approach with Greedy and LS Algorithms on Channel Estimation

International Conference on Frontiers of Signal Processing (ICFSP), Paris, France, Septembre 2017.

Auteur(s) : N. Maciel, E. Crespo Marques et L. Alves de Barros Naviner

Formalism to assess the entropy and reliability of the loop-PUF

15th International Workshop on Cryptographic Architectures Embedded in Reconfigurable Devices (CryptArchi 2017), Smolenice, Slovakia, Juin 2017.

Auteur(s) : J.-L. Danger, O. Rioul, S. Guilley et A. Schaub

Novel Pulsed-Latch Replacement in Non-Volatile Flip-Flop Core

VLSI (ISVLSI), 2017 IEEE Computer Society Annual Symposium on, Bochum, Germany, Juin 2017.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Energy Efficient Magnetic Tunnel Junction Based Hybrid LSI Using Multi-Threshold UTBB-FD-SOI Device

Great Lakes Symposium on VLSI 2017 (GLSVLSI 17), Banff, Canada, Mai 2017.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Impact of the switching activity on the aging of delay-PUFs

ETS, Limassol, Mai 2017

Auteur(s) : N. Karimi, J.-L. Danger, F. Lozac'h et S. Guilley

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Asymmetrical Length Biasing for Energy Efficient Digital Circuits

IEEE Latin American Symposium on Circuits and Systems, Bariloche, Argentina, Février 2017.

Auteur(s) : F. Veirano, L. Alves de Barros Naviner et F. Silveira

Practical metrics for evaluation of fault-tolerant logic design

IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering , Saint Petersbourgh, Russia, Février 2017, pp. 569-573.

Auteur(s) : A. Stempkovskiy, D. Telpukhov, R. Solovyev, E. Balaka et L. Alves de Barros Naviner

Taylor Expansion of Maximum Likelihood Attacks for Masked and Shuffled Implementations

22nd Annual International Conference on the Theory and Applications of Cryptology and Information Security (AsiaCrypt 2016), Hanoi, Vietnam, Décembre 2016.

Auteur(s) : N. Bruneau, S. Guilley, A. Heuser, O. Rioul, F.-X. Standaert et Y. Teglia

Predictive Aging of Reliability of Two Delay PUFs

SPACE, Hyderabad, Décembre 2016

Auteur(s) : N. Karimi, J.-L. Danger, F. Lozac'h et S. Guilley

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PUFs: Standardization and Evaluation

2nd IEEE Workshop on Mobile System Technologies (MST 2016), Milano, Italy, Septembre 2016

Auteur(s) : J.-L. Danger, S. Guilley, Ph. Nguyen et O. Rioul

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A process-variation-resilient methodology of circuit design by using asymmetrical forward body bias in 28 nm FDSOI

ESREF 2016 27th EUROPEAN SYMPOSIUM ON RELIABILITY OF ELECTRON DEVICES, FAILURE PHYSICS AND ANALYSIS, Händel-Halle, Halle (Saale), Germany, Septembre 2016

Auteur(s) : Y. Wang, H. Cai, L. A. B. Naviner, Y. Zhang, X. Zhao, M. Slimani, J.-O. Klein et W. Zhao

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Differential Fault Analysis on Midori

Information and Communications Security - 18th International Conference, ICICS 2016, Singapore, November 29 - December 2, 2016, Proceedings, Septembre 2016, pp. 307--317

Auteur(s) : W. Cheng, Y. Zhou et L. Sauvage

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Correlated extra-reductions defeat blinded regular exponentiation

Cryptographic Hardware and Embedded Systems (CHES 2016), Santa Barbara, USA, Août 2016

Auteur(s) : M. Dugardin, J.-L. Danger, S. Guilley, Z. Najm et O. Rioul

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Optimal side-channel attacks for multivariate leakages and multiple models

PROOFS 2016 Security Proofs for Embedded Systems, Santa Barbara, USA, Août 2016

Auteur(s) : N. Bruneau, S. Guilley, A. Heuser, D. Marion et O. Rioul

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Inter-Class vs. Mutual Information as Side-Channel Distinguishers

2016 IEEE International Symposium on Information Theory (ISIT'16), Barcelona, Spain, Juillet 2016

Auteur(s) : O. Rioul, A. Heuser, S. Guilley et J.-L. Danger

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On the Entropy of Physically Unclonable Functions

2016 IEEE International Symposium on Information Theory (ISIT'16), Barcelona, Spain, Juillet 2016

Auteur(s) : O. Rioul, P. Solé, S. Guilley et J.-L. Danger

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On the Optimality and Practicability of Mutual Information Analysis in Some Scenarios

ArticCrypt 2016, Longyearbyen, Svalbard, Juillet 2016

Auteur(s) : E. de Chérisey, S. Guilley, A. Heuser et O. Rioul

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A novel circuit design of true random number generator using magnetic tunnel junction

12th ACM/IEEE International Symposium on Nanoscale Architectures, Beijing,China, Juillet 2016

Auteur(s) : Y. Wang, H. Cai, L. A. B. Naviner, J.-O. Klein, J. Yang et W. Zhao

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Taylor expansion of maximum likelihood attacks, with application to masked and shuffled implementations

Cryptographic Architectures Embedded in Reconfigurable Devices (CryptArchi 2016), Montpellier, France, Juin 2016

Auteur(s) : O. Rioul, N. Bruneau, S. Guilley, A. Heuser et F.-X. Standaert

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PLL to the rescue: a novel EM fault countermeasure

DAC, Austin, USA, Juin 2016

Auteur(s) : N. Miura, Z. Najm, W. He, S. Bhasin, X.-Th. Ngo, M. Nakata et J.-L. Danger

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Approximate Computing in MOS/Spintronic Non-Volatile Full-Adder

12th ACM/IEEE International Symposium on Nanoscale Architectures, Beijing, Juin 2016.

Auteur(s) : H. Cai, Y. Wang, L. Alves de Barros Naviner et W. Zhao

Dismantling Real-World ECC with Horizontal and Vertical Template Attacks

COSADE, Graz, autriche, Avril 2016

Auteur(s) : M. Dugardin, L. Papachristodoulou, Z. Najm, L. Batina, J.-L. Danger et S. Guilley

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Thèses et HDR - 2015 et 2014

1 Publication trouvée pour cette recherche

Reliability Analysis of Spintronic Device Based Logic and Memory

Télécom ParisTech, Février 2017, n° 2017-ENST-0005.

Auteur(s) : Y. Wang

Brevets - 2015 et 2014

1 Publication trouvée pour cette recherche

SECRET KEY ESTIMATION METHODS AND DEVICES

Avril 2016, n° EP16305386.1, 28 pp., pp. 28.

Auteur(s) : O. Rioul et S. Guilley

Autres - 2015 et 2014

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